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無料モジュール

VerilogとVHDLによるデジタル設計

論理ゲート、加算器、カウンターを Verilog と VHDL で書いて動かし、波形の読み方とゲート数の数え方まで、デジタル設計を本物のシミュレーターで学びます。

6件のレッスン320分のレッスン情報科学の中核

レッスン一覧

どのレッスンも全文を無料で読めます。無料アカウントを作ると、コマンドをラボで実行し、クイズと課題に取り組めます。

  1. 1 · 仮想マシンラボ

    論理ゲートと真理値表

    真理値表を読んで、その表を作るゲートを書ける。

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  2. 2 · 仮想マシンラボ

    半加算器と全加算器の仕組み

    桁上がりが次の桁へ渡る仕組みを説明できる。

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  3. 3 · 仮想マシンラボ

    クロックとカウンター回路

    クロックの立ち上がりで数が変わるカウンターを記述できる。

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  4. 4 · 仮想マシンラボ

    波形ファイル（VCD）の読み方

    波形ファイルを読んで、クロックごとに何が起きたかを言える。

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  5. 5 · 仮想マシンラボ

    VHDLとVerilogの違い

    同じ回路を VHDL で書き、Verilog との違いを言える。

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  6. 6 · 仮想マシンラボ

    回路のゲート数と合成

    合成の結果を読んで、セルの数とラッチの有無を言える。

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本物のラボで実習

このモジュールのレッスンは、あなた専用に起動するラボで実習します。使うラボ：

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