Reloj y contadores en Verilog

Un contador digital es un circuito que cuenta los pulsos de un reloj. El reloj es una señal que sube y baja a un ritmo fijo, y el contador cambia de número solo cuando sube.

El torno de una estación de metro funciona así: cada persona que pasa suma una unidad. Hoy verás cómo se describe en Verilog un circuito que recuerda un número.

Hasta ahora, la salida de cada circuito seguía a sus entradas, sin recordar nada. Un contador tiene que recordar su número.

Lo guarda en biestables. Un biestable copia su entrada solo en el flanco de subida del reloj y la conserva hasta el siguiente. En Verilog, always @(posedge clk) significa "cada vez que el reloj sube".

// El cuerpo de counter.v: q guarda el número y cambia solo en el flanco de subida.
always @(posedge clk)
  if (rst) q <= 4'd0;
  else q <= q + 4'd1;

cd ~/hdl

iverilog -o /tmp/counter counter.v counter_tb.v

vvp /tmp/counter

Al encender un circuito, un biestable no vale 0 ni 1: su valor es desconocido. El simulador lo escribe x.

El reset resuelve esto. Mientras vale 1, el contador pasa a 0 en cada flanco. Los siguientes Runs hacen una copia del contador donde el reset no hace nada, para ver qué pasa sin él.

sed 's/q <= 4.d0;/q <= q;/' counter.v > /tmp/counter_norst.v

iverilog -o /tmp/cnr /tmp/counter_norst.v counter_tb.v

vvp /tmp/cnr

Un contador real suele tener una entrada de habilitación, en. Con en a 0 no cuenta y guarda su valor.

En cada flanco se mira primero el reset, y después la habilitación. Con cuatro bits solo caben los números del 0 al 15, así que después del 15 vuelve a 0.

python3 -c "print((14 + 1) % 16, (15 + 1) % 16)"

Un reset síncrono actúa en el flanco del reloj. Uno asíncrono actúa en cuanto sube la señal, sin esperar al reloj. El laboratorio comprueba antes y después de cada flanco, y el reset síncrono no cambia nada entre dos flancos.

Piensa qué se vería en una onda si el reset fuera asíncrono y se pulsara entre dos flancos.