Módulo gratuito
Diseño digital con Verilog y VHDL
Aprende diseño digital con Verilog y VHDL: puertas, sumadores, contadores con reloj, ondas de simulación y síntesis con yosys.
Las lecciones
Cada lección se lee completa y gratis. Crea una cuenta gratuita para ejecutar sus comandos en un laboratorio y hacer sus cuestionarios y tareas.
1 · Laboratorio de máquina virtual
Puertas lógicas y tablas de verdad
Puedo leer una tabla de verdad y escribir la puerta que la produce.
Leer la lección2 · Laboratorio de máquina virtual
Semisumador y sumador completo
Puedo construir un sumador completo a partir de dos semisumadores.
Leer la lección3 · Laboratorio de máquina virtual
Reloj y contadores en Verilog
Puedo describir un contador que cambia en el flanco de subida del reloj.
Leer la lección4 · Laboratorio de máquina virtual
Cómo leer un diagrama de ondas
Puedo leer un archivo de ondas y decir qué pasó en cada pulso del reloj.
Leer la lección5 · Laboratorio de máquina virtual
VHDL y Verilog: el mismo circuito
Puedo escribir el mismo circuito en VHDL y decir en qué se diferencia de Verilog.
Leer la lección6 · Laboratorio de máquina virtual
Contar puertas y evitar latches
Puedo decir por qué un diseño necesita menos puertas y por qué un latch es un error.
Leer la lección
Con un laboratorio real
Cada lección de este módulo se practica en un laboratorio que se inicia solo para ti. Los laboratorios que usa:
¿Enseñas a una clase? Asigna este módulo a tus alumnos con guía del profesor, tareas con corrección automática y un laboratorio para cada alumno.